介紹RTL工程模式及目錄 - FPGA as a Service

本文為您介紹RTL（Register Transfer Level）開發平台所使用的工程模式及目錄介紹，並提供RTL樣本架構協助您理解並使用。

工程模式

Vivado設計套件是由FPGA廠商發布的整合設計環境，具有NoProject和Project兩種工程模式，具體說明如下所示：

NoProject模式
該模式需要將多個DCP檔案整合成一個DCP檔案，然後運行布局布線後，最終產生bit檔案。F3執行個體的RTL開發平台採用的是NoProject模式。
Project模式
該模式需要建立一個整體的工程，例如：建立一個XXX_prj.xpr工程，然後匯入所需要的RTL代碼和約束檔案，最終產生bit檔案。

工程目錄包含主目錄和source目錄。source目錄下是PR（Pull Request）地區的相關工程檔案，主目錄下是運行工程的指令檔，主目錄的具體說明如下：

指令碼名稱	描述
compiling.sh	運行整體工程的指令碼，最終產生xclbin負載檔案。
create_design.tcl	在Vivado Tcl Console中執行的指令碼，該指令碼以`usr_top.v`為頂層建立的工程，被`run_synth.tcl`調用之後，產生了使用者的dcp檔案（即`custom_logic.dcp`）。在使用時，您必須編輯該dcp檔案，將您自己的檔案添加到該指令碼中。
mem_design.tcl	在Vivado Tcl Console中執行的指令碼，該指令碼重新執行個體化了DDR IP檔案，需要和`config.v`檔案一起使用。由於在動態載入地區有三個DDR控制器，該檔案可以根據實際使用者使用個數來執行個體化真實的DDR個數。
run_synth.tcl	需要和`create_design.tcl`合并使用。
run.tcl	整體啟動並執行指令碼，被`compiling.sh`調用。
generate_dcp.tcl	該指令碼在整合成一個完整的dcp檔案後，將產生最終的dcp檔案和bit檔案，您可以根據自己的需要進行策略修改。

在RTL模式下，我們提供了一個基於如下架構的參考樣本。 Image 27.png

您可以在範例程式碼的如下位置，添加{ PCI_DEVICE(0x1ded, 0x1004), },完成device id的修改，即可直接使用其中的工具進行測試。AR65444軟體和工具的相關說明請前往XIlinx官網查看。
您可以在Vivado介面的Tcl Console中執行create_design.tcl，建立使用者工程，測試綜合過程。
整體工程完成之後，您可以通過Vivado開啟dcp檔案，然後查看資源、時序和布線結果等資訊。